摘要： 本文分析了导致DSP系统接口效率低下的几种情况，重点描述了提高效率的相应设计方法，并提供了电路图和源程序。关键词： DSP 接口电路CAN 控制器近年来，数字信号处理器（DSP）得到了广泛的应用。由于DSP采用程序空间和数据空间分离的哈佛结构，并行操作程序和数据，处理速度提高一倍；再加上流水线技术，DSP的指令周期大多为10ns。配套的外围器件发展速度没有DSP那么快。首先，DSP与外围设备之间的速度差异变得越来越显着。大多数外围设备的读写周期都在50ns以上。即使是最快的静态RAM，读写周期也超过50ns。约为8ns，只能直接与50MHz以下的DSP接口；其次，某些领域的设备没有设计与DSP接口，因此无法直接连接到DSP总线。例如CAN总线控制器SJA1000采用地址总线和数据总线分时复用'title='Multiplexing'复用总线接口。这使得DSP很难与许多外部设备接口，特别是在与多个外部设备或与总线不兼容的外部设备接口时。由于接口处理不当，常常会出现接口效率低下的情况。当DSP在外部设备上工作频率较高时，接口效率将对系统的运行速度产生不可忽视的影响。 1、在多个外设的情况下，当DSP与低速设备接口时，可以设置DSP芯片中的等待状态生成控制寄存器（WSGR），在相应的程序空间、数据空间中生成17个等待或I/O 空间。周期，使DSP的访问速度可以与低速设备相匹配。当同一空间同时存在低速设备和高速设备时，通常将WSGR的延迟值设置为与最慢的设备一致，以保证DSP对所有设备都敏感。可以进行正确的访问。如果高速设备频繁操作，整个空间的这种延迟会不合理地减慢系统速度。例如，一些系统在数据空间中同时扩展了RAM和ROM。 ROM的速度一般比RAM低很多，其存取周期一般为100200ns。即使DSP和RAM的访问速度可以达到25ns，在对整个数据空间进行延迟后，DSP也只能将其作为ROM来访问。高速访问RAM（100~200ns）。在这种情况下，首先应该考虑提高效率的软件方法。方法是默认将WSGR设置为与高速设备一致，然后在访问低速设备时修改WSGR的值。 DSP 通常对外部设备执行连续操作。这种情况下，软件的方法还是比较有效的。但最大的问题是软件负担增加和不稳定。显然，最高效的情况是不需要修改WSGR，DSP可以以外部设备本身的速度访问它们。其实只要能产生适当的信号来控制DSP的READY端，就可以达到这个目的。开始外部总线操作后，DSP将在每个CLKOUT信号（DSP的时钟输出）的上升沿查询READY端。如果READY为低电平，总线的状态将保持不变，然后下一个CLKOUT上升沿时间再次查询，直到READY为高电平，结束本次总线访问。下面设计实例中介绍的硬件等待电路（见图1）可以实现这一功能。它针对不同的外部设备产生相应的等待信号并发送给DSP的READY端，实现硬等待。其核心器件采用广泛使用的通用逻辑阵列（GAL）。 GAL的引脚定义对应图1。使用GAL器件使硬件设计变得简单灵活，可以完成更复杂的逻辑关系。
例如，频率为50MHz的DSP在数据空间之外有一块RAM和一块ROM。访问周期分别为70ns和150ns，地址空间分别为0x8000~0x8fff和0x9000~0x9fff。从DSP的主频可以看出，访问RAM和ROM分别需要插入3个和7个等待周期。 GAL源文件的关键部分如下（以汇编FM的格式编写） :Q0:=/Q0*/RD+/Q0*/WR Q1:=/Q0*Q1*/RD+Q0*/Q1*/RD+ /Q0*Q1*/WR+Q0*/Q1*/WRQ2：=/Q1*Q2*/RD+/Q0*Q1*Q2*/RD+Q0*Q1*/Q2*/RD+/Q1* Q2*/WR+ /Q0*Q1*Q2*/WR+Q0*Q1*/Q2*/WR；形成一个三位二进制计数器； Q2为最高位，Q0为最低位；计算读信号或写信号GAL_READY 的宽度。 OE=VCC/GAL_READY=/DS*A15*/A14*/A13*/A12*/Q1 +/DS*A15*/A14*/A13*/A12*Q1*/Q0;插入3 个周期用于RAM 访问+/DS*A15*/A14*/A13*A12*/Q0 +/DS*A15*/A14*/A13*A12*/Q1 +/DS*A15*/A14*/A13* A12*/Q2； ROM访问被插入7个周期。图2是对应于写入时序的时序图。在下面的三角符号标记的时刻，DSP 查询READY 端。这种方法可以充分利用硬件的速度，并且对软件透明，不会增加程序员的负担。 2、在总线不兼容的情况下，有一类芯片的总线接口是时分复用的，如CAN总线控制器SJA1000。 SJA1000具有8位数据和地址复用总线，可直接连接各种MCU。当总线操作开始时，总线首先传输该操作访问的地址。地址被ALE信号锁存后，进行数据的读写。 DSP的数据总线和地址总线并行引出。这种并行结构比时分复用串行结构更先进，并且具有两倍的带宽。但DSP设计时并没有考虑到并行总线会在芯片外部再次串行化，也没有设计相应的辅助信号来完成这种转换。这使得使用完全硬件方法进行串行转换变得困难。此类问题通常采用软件和硬件结合的方式解决，并不真正依赖硬件进行转换，而是将总线操作分解为两个步骤。首先，将本次操作的目标地址作为数据发送到总线，同时由硬件产生锁存信号将其锁存。然后进行读写操作' title='读写操作' 读写操作，读写操作的目标地址为上一步锁存的地址。使用这种方法，硬件和软件都不需要复杂的转换。唯一的缺点是指令的效率变低了。由于SJA1000的读写周期一般是DSP指令周期的数倍，因此一次访问被分解为两次后所消耗的额外时间不容忽视。另一个更重要的影响是，这种转换方式在寻址时无法使用DSP的并行寻址功能，必须使用另一个独立变量运算。在大多数CAN总线应用中，这种处理方式不会对系统的整体性能产生太大影响。但在某些系统中，这种低效率是无法容忍的，例如由DSP和SJA1000组成的CAN总线网关，其中包含多个SJA1000芯片，数据块需要在SJA1000之间频繁移动。对于频繁且有规律寻址的操作，利用DSP的并行寻址功能将大大提高程序的效率。
下面的程序段可以完成在两个不同网段的SJA1000之间移动一帧报文的功能（每次操作时对下一个操作的地址进行并行寻址） :Lar ar0, mlength;获取消息Lar ar1的长度，#SJA1_A；一个SJA1000 Lar ar2中的接收邮箱首地址，#SJA2_S；另一个SJA1000中的发送邮箱首地址Mar *, ar0Mar *-, ar1Loop:复制一帧消息Lacl *+, ar2 Sacl *+, ar0 Banz Loop, *-, ar1 如果按照上面的方法重写这个程序，不仅SJA1000的运行时间会增加一倍，而且还必须计算地址在每次操作之前，这样程序完成相同功能的运行时间就会增加。为原来的3到4倍。这时，只有纯硬件的解决方案才能达到预期的效果。设计的关键是产生合适的锁存信号ALE，使其能够满足SJA1000的时序要求。通过研究DSP控制信号的时序可以发现，从地址建立到读写控制信号有效大约需要半个CPU时钟。 SJA1000的ALE信号所需的最小宽度为8ns，因此对于50MHz（CPU时钟为20ns）或更小的主频，DSP可以利用二分之一CPU时钟的时间间隙来生成ALE信号。图3 显示了包含两个SJA1000 的接口电路图。除了片选信号外，两个SJA1000的总线和其他控制信号也连接在一起。假设SJA1000的片选地址为0X8xxx和0X9xxx，引脚定义对应图中，则GAL中的逻辑关系如下：/ADDR_G=DSP_RD*DSP_WR*RD*WR/DATA_G=/DSP_DS* DSP_A15*/DSP_A14*/DSP_A13*ADDR_G/WR=/DSP_WR*/ALE/RD=/DSP_RD*/ALEALE=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13 *DSP_RD*DSP_WR/CS1=/DSP_DS*DSP_A15*/DSP_A14 */DSP_A13*/DSP_A12 *ADDR_G/CS2=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13*DSP_A12*ADDR_G对其其中之一进行读写操作，时序关系如图4所示。其中，twr和tww分别为DSP读写时的ALE信号宽度，均接近1/2 CLKOUT周期。 t是从ALE下降沿到RD和WR有效的时间。它是由GAL翻转的延迟产生的，超过10ns（注：图中DSP的时序来自TMS320C24xxA系列，不同系列DSP产品之间时序可能略有差异）。对于主频高于50MHz的DSP，应采用工作频率较高的可编程逻辑器件，并在可编程逻辑器件中引入前面介绍的计数器，以产生满足时序要求的锁存信号。本文介绍了两种高效的DSP接口设计方法，消除了DSP访问外设时不必要的时间消耗。当然，效率的提高是以硬件复杂度增加为代价的。在能够满足设计要求的前提下，设计者应选择简单的设计方案。对于频繁访问外设的高性能系统，本文提供了理想的接口解决方案。参考文献1 张宏伟，曹铁勇 DSP芯片原理及开发应用，北京：电子工业出版社，20002 TMS320LF24xxA数据手册，德州仪器，20023 SJA1000产品说明书。飞利浦半导体，2000 年
