谁拥有最好的半导体工艺技术？行业分析师意见不一。但考虑到主题的复杂性以及芯片制造商传递的信息不明确，很容易理解分析师为何存在如此分歧。
市场研究公司Linley Group首席分析师Linley Gwennap表示，英特尔将在10nm工艺上超越台积电和三星，就像它在14nm工艺上一样。 VLSI Research首席执行官G. Dan Hutcheson认为，台积电即将量产的10nm工艺将大幅超越英特尔的14nm节点，而且台积电的进步速度比英特尔更快。此外，国际商业策略公司（IBS）创始人兼首席执行官Handel Jones指出，英特尔和台积电10纳米制程技术的性能不相上下。
但各方都同意，有多个变量决定组件的制造方式，对不同类型的芯片有不同的影响。分析师还指责营销部门，称他们经常模糊情况而不是澄清现实。
“现实情况是，没有任何一种测量方法可以确定一项技术的性能、功耗和晶体管密度，”琼斯说。 “金属层M1 间距很重要，但局部互连也会影响栅极密度和布线性能。 “栅极间距对于栅极密度很重要，但鳍片高度也会显着影响性能。”
“互连延迟正在成为一个重大挑战，特别是在10 纳米工艺中，80% 的性能取决于互连延迟的影响，”他补充道。
从Linley Group的指标来看，英特尔比台积电和三星有优势。
FinFET的高度和线宽可以作为技术节点和芯片制造商实力的良好指标。 Hutcheson 对此表示同意，并表示SRAM 单元尺寸也值得考虑。
但是，“我认为衡量技术进步的最终标准是每个技术节点的密度加倍的能力，”哈奇森说。 “迄今为止，英特尔在每个节点都实现了这一目标。”
换句话说，台积电在10nm实现的M1金属层间距已经“完全缩小（~70%），领先于英特尔的14nm”。 Hutcheson强调，英特尔已经持续14nm节点2年了。
随着最近10纳米和7纳米计划的披露，“台积电不仅证明了它拥有赢得比赛的魔力，而且它的进展速度也比任何人都快，”他补充道。
同时，尽管今年1月份一些厂商对其16/14nm节点并不那么乐观，但台积电目前的16nm节点“在相同时间范围内的收入和良率方面已经超越了28nm”，他强调。
Gwennap 表示，技术节点的传统衡量标准是晶体管尺寸，即测量的最小栅极长度。不过，得益于营销努力，如今的节点名称已不再与栅极尺寸相匹配，“但差距并不算太大。英特尔14nm 工艺的—— 栅极长度大约相当于三星的20nm。” ”
不过，Gwennap 表示，台积电和三星目前“在速度和密度方面远远落后于英特尔的14 纳米工艺”。从这一点来看，他认为三星的节点叫17nm更合适，而台积电的节点叫19nm更合适。 “预计10nm 的情况也会类似……三星和台积电在速度和密度方面将落后英特尔约一到半个节点。”
然而，Chipworks 高级研究员兼技术分析师Andy Wei 表示，仅靠最小栅极长度不足以决定一切。 “一项技术是否优化很大程度上取决于与面积缩放相关的工艺成本。这可以归结为Chipworks 以此为基准来比较布线单元级别的技术能力和实现该密度的成本。”
Linley Group认为，三星有望率先推出10nm工艺，但英特尔的表现会更好。
自从德州仪器(TI) 就如何测量栅极长度展开争论以来，关于工艺节点命名的争论已经持续了25 年。 Hutcheson表示，TI使用有效栅极长度，而硅谷芯片制造商则使用更大的栅极长度作为指标。
在20 世纪90 年代，随着线宽缩小到纳米级别，“出现了新的论点，认为栅极长度不再相关，因为蚀刻减薄使M1 金属层间距成为更合适的标准。—— 然而，栅极长度仍然决定性能。”
随后，台积电声称其40nm工艺优于英特尔使用的45nm节点，但除了“更好”之外似乎没有提出任何指标。 Hutcheson指出，“从那时起，就有点像‘各说各的’了。例如，格罗方德的32纳米和28纳米的真正区别在于，32纳米是SOI工艺，28纳米是体工艺。”
台积电已明确表示，其16nm工艺采用20nm后端工艺技术，顶部分层——个FinFET晶体管。在最近于圣何塞举行的一次会议上，台积电表示其7nm 节点的密度将是10nm 工艺的1.63 倍。 Chipworks 的Wei 表示，“这使得在两个尺寸下性能提升了0.7 倍不到2 倍。而节点名称缩小了0.7倍。”
“营销元素强烈影响节点命名并关注顶级规格，但设计工程师知道他们选择的技术的优点，”琼斯说。毕竟，“只要工艺技术快速、低功耗和低成本，你叫它什么并不重要。”
